1. 根据项目要求参与模块SPEC的制定；
2. 使用Verilog语言实现模块级的电路功能；
3. 参与模块级的RTL仿真，达成功能指标要求；
4. 参与模块级的Lint、综合等工作，确保模块的时序、面积等符合项目要求；
5. 协助TOP层进行RTL以及POST级仿真等相关工作；
6. 制定模块的FPGA以及ES测试SPEC，并协助FPGA以及ES测试。
任职要求：
1. 集成电路工程、微电子、电子科学与技术等相关专业，硕士及以上学历或本科有相关工作经验；
2. 熟练使用Verilog硬件开发语言以及UVM硬件验证语言，熟悉EDA工具；
3. 熟悉逻辑仿真以及调试工具的使用，如Vim/Gvim、Verdi、VCS；
4. 具有一定的集成电路设计项目经验，具有流片成功经验者优先；
5. 具有阅读英语技术资料的能力；
6. 了解上层C语言及脚本语言，如Perl、Make、TCL；
7. 了解ARM(CPU、AXI、AHB)、PCIe、STA、NAND、DRAM、SMB、SPI、UART、JTAG协议者优先；
8. 工作认真细致、责任心强、具有良好的沟通能力以及学习能力、为人正直诚信、较强的协调能力，以及团队合作意识。
福利待遇：五险一金、14薪、绩效奖金、定期体检、节日/生日/婚育等礼金、员工旅游、专业培训、员工公寓、餐补、购房福利、带薪年假、安亲假等。
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